专利推介

  • 后摩尔器件与集成系统
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  • 摘要
  • 后摩尔器件与集成系统一种基于III-V族窄禁带半导体异质结构的自旋信号探测器2021-05-13CN202110521376.7本发明公开了一种基于窄禁带III‑V//II‑VI化合物半导体的自旋‑电荷转换器件，其特征在于，由下至上依次包括衬底晶圆、缓冲层、自旋轨道耦合层、铁磁金属层、介电层以及顶电极层。与传统的基于重金属材料的自旋‑电荷转换器件相比，本发明的基于III‑V族半导体材料的结构不仅能够与现有的半导体CMOS工艺相匹配，同时相比于传统重金属材料更高的自旋轨道耦合强度可以提升器件的自旋‑电荷转换效率，此外，通过施加背栅电压可以实现对自旋轨道耦合强度的调控，进而进一步提升器件的效率，增幅超过50％以上。[详情]
  • 后摩尔器件与集成系统LOW-POWER SRAM MEMORY CELL AND APPLICATION STRUCTURE THEREOF2020-06-17US17051783A low-power SRAM memory cell includes five word lines and four bit lines. The five word lines are a first word line, a second word line, a third word line, a fourth word line and a fifth word line. The four bit lines are a first bit line, a second bit line, a third bit line, and a fourth bit line. During the operation process of calculating a binary 10×11, the first word line is 1, the second word line is 0, the third word line is 0, the fourth word line is 1, the high bit stored in the bit cell is 1, and the low bit is 1. The voltage value of the fifth word line is 0.73 volt. At this time, the first bit line, the second bit line, and the third bit line do not discharge, while the fourth bit line discharges.[详情]
  • 后摩尔器件与集成系统EFFICIENT PARALLEL COMPUTING METHOD FOR BOX FILTER2020-06-17US17054169An efficient parallel computing method for a box filter, includes : step 1, with respect to a given degree of parallelism N and a radius r of the filter kernel, establishing a first architecture provided without an extra register and a second architecture provided with the extra register; step 2, building a first adder tree for the first architecture and a second adder tree for the second architecture, respectively; step 3, searching the first adder tree and the second adder tree from top to bottom, calculating the pixel average corresponding to each filter kernel by using the first adder tree and the second adder tree, respectively, and counting resources required to be consumed by the first architecture and the second architecture, respectively; and, step 4, selecting one architecture consuming a relatively small resources from the first architecture and the second architecture for computing the box filter.[详情]
  • 后摩尔器件与集成系统适用于高速内容寻址和存内布尔逻辑计算的SRAM单元2021-05-13CN202110520255.0本发明涉及一种适用于高速内容寻址和存内布尔逻辑计算的SRAM单元，由一个标准6T‑SRAM和两个额外的PMOS访问晶体管构成，两个PMOS访问晶体管P1、P2的读字线分别为RWLR和RWLL，在其控制下形成差分读取端口此SRAM单元适用于多行选通的操作，典型的应用是存内高速内容寻址和存内布尔逻辑计算。因PMOS的器件特性，本发明设计结构可以避免存内计算SRAM产生的读干扰，保证SRAM可以稳定且高速地执行存内CAM和存内布尔逻辑计算。此外，此基于SRAM的存内计算方案与商业CMOS技术兼容，并有机会利用现有的大量片上SRAM缓存。[详情]
  • 后摩尔器件与集成系统一种用于深低温环境的轨到轨输入CMOS模数转换器电路2021-03-09CN202110254437.8本发明公开了一种适用于深低温环境的CMOS模数转换器，包括参考电压分压电路生成参考电压信号；低温轨到轨动态比较器比较外部输入信号与参考电压信号，生成温度计编码形式的比较结果；气泡错误消除阵列消除动态比较器的误差并生成独热码信号；二进制编码电路将独热码编码为二进制信号；输出增强电路驱动外部负载。本发明在动态比较器中采用二级式互补型预放大器，实现全温区(4.2K到常温)的轨到轨电压输入。[详情]
  • 后摩尔器件与集成系统一种850nm波段零偏压工作的光电探测器的外延结构2021-04-02CN202110361770.9本发明公开了一种850nm波段零偏压工作的光电探测器的外延结构。所述光电探测器的外延结构从下到上依次包括半绝缘GaAs衬底、缓冲层、阴极接触层、集电层、过渡层、耗尽GaAs吸收层、非耗尽GaAs吸收层、覆盖层和阳极接触层。本发明的外延结构用于光电探测器中，具有低暗电流、高响应度、高响应带宽和在零偏压下工作的特点，能够满足850nm波段短距离光互联系统的需求。[详情]
  • 后摩尔器件与集成系统可用于轻量级神经网络的纯整型量化方法2021-04-20CN202110421738.5本发明提供了一种可用于轻量级神经网络的纯整型量化方法，其特征在于，包括以下步骤：获得当前一层特征图各通道的像素值的最大值；将特征图每个通道的每一个像素的像素值除以最大值的t次方，t∈[0, 1]；将权重各通道的值乘以对应特征图通道的像素值的最大值；经过处理的特征图与经过处理的权值卷积后得到下一层特征图。在SkyNet和MobileNet上分别验证了本发明提供的算法，在SkyNet上取得了INT8无损量化，在MobileNetv2上取得了迄今最高的量化精度。[详情]
  • 后摩尔器件与集成系统基于压入与重标记可提前终止的最大流最小割求解算法2021-04-20CN202110421777.5本发明提供了一种基于压入与重标记可提前终止的最大流最小割求解算法，用于不需要确切最大流量的应用，其特征在于，由分离条件和稳定条件构成Push‑relabel算法的提前终止条件；在Push‑relabel算法进行过程中的任意时刻，若集合T中不存在源点s，s∈S，则满足分离条件；若集合T中不存在任何活跃节点则满足稳定条件；若分离条件及稳定条件都满足，则Push‑relabel算法终止。本发明提出了一种新颖的提前终止技术，可以大大消除冗余计算，并确保算法在所有情况下都能正确终止。实验结果表明，使用新的终止条件可以在测试数据中将计算量平均减少到原来的2％。[详情]
  • 后摩尔器件与集成系统一种可用于图割的波纹推流方法2021-04-20CN202110421737.0本发明提供了一种可用于图割的波纹推流方法。本发明探索了不同的推流权重函数，从而显着地提高了推流重标签算法的实际并行度。在Middlebury测试集上测试了本发明提供的技术方案，并与最先进的T.Gao, J.Choi, S.Tsai, and R.A.Rutenbar, “Toward a pixel‑parallel architecture for graph cuts inference on fpga, ”in 2017 27th International Conference on Field Programmable Logic and Applications(FPL), Sep.2017, pp.1–4.中的方法进行了比较，波纹推送可以将用于收敛的迭代次数减少至24.8％，并将总时间减少至53.8％。[详情]
  • 后摩尔器件与集成系统用于FPGA支持全路径的电路延迟检测器及检测方法2021-04-29CN202110473251.1本发明涉及一种用于FPGA支持全路径的电路延迟检测器及检测方法，包括两个影子寄存器和一个相移时钟；两个影子寄存器由被检组合逻辑输出作为时钟，由相移时钟SCLK作为数据，两个影子寄存器分别在被检组合逻辑输出的上升沿和下降沿被触发，对相移时钟进行采样，两个影子寄存器的输出经过或门输出，或门输出作为同步寄存器输入，同步寄存器的时钟为被检组合逻辑时钟MCLK，同步寄存器的输出作为电路延迟检测器的输出，相移时钟SCLK与被检组合逻辑时钟MCLK同频率，SCLK与MCLK相位差可调。能够实时地测量FPGA中任何路径的延迟，覆盖所有的工作状况，实时确保电路的安全运行。[详情]